前言
隨機存取記憶體（RAM）對系統效能影響深遠，但市面上記憶體類型眾多（SDRAM、DDR、RDRAM 等），其內部運作機制往往被忽略。本文從儲存原理、位址解碼、晶片架構出發，詳細解析 SRAM 與非同步 DRAM 的基礎知識，為後續理解進階記憶體技術打下基礎。
一、儲存原理：從「線」到「矩陣」
CPU 透過位址匯流排指定儲存單元位置，資料匯流排傳輸資料。早期概念中記憶體像一條長線，但實際製程採用二維矩陣（行×列）排列儲存單元，大幅降低晶片面積與成本。例如 1024 bits 只需 32×32 矩陣，而非 1024 位元線性排列。
位址多工技術
DRAM 為減少腳位數量，採用「行位址/列位址多工」：先送行位址（/RAS 脈衝鎖存），再送列位址（/CAS 脈衝鎖存），以一半腳位完成定址。這也是 DRAM 比 SRAM 密度高、成本低的關鍵。
二、SRAM（靜態隨機存取記憶體）
- 基本單元：4-6 電晶體組成雙穩態邏輯閘，斷電前資料不消失，無需重新整理。
- 優點：速度快、功耗低、介面簡單（無 /RAS、/CAS）。
- 缺點：單元面積大、成本高，僅用於快取（L1/L2/L3）等小容量場合。
典型 16K×1-bit SRAM 晶片腳位
- A0-A13：位址輸入（14 條）
- /CS：晶片選擇（低電平有效）
- /WE：寫入啟用（低電平有效）
- /OE：輸出啟用（低電平有效，部分晶片有）
- Din/Dout：資料輸入/輸出
- Vcc/GND：電源/接地
三、DRAM（動態隨機存取記憶體）
- 基本單元：1 電晶體 + 1 電容，資料以電荷形式儲存，隨時間流失，需定期「重新整理」。
- 優點：單元極小、高密度、低成本，主流主記憶體採用。
- 缺點：需複雜控制器、重新整理開銷、存取延遲較高。
經典 16K×1-bit DRAM (Intel 2118) 架構
- 7 條位址線（A0-A6），利用多工技術定址 14 位元。
- /RAS：行位址選通，鎖存行位址並啟動列解碼器預充電。
- /CAS：列位址選通，鎖存列位址並啟動輸出緩衝器。
- /WE：寫入啟用。
- Din/Dout：資料線。
讀取時序
- 送行位址 → 啟動 /RAS → 行解碼器選定字線。
- 送列位址 → 啟動 /CAS → 列解碼器選定位線，資料經感測放大器輸出。
- /RAS、/CAS 復位，完成一個週期。
重新整理機制
控制器週期性對每一行發出 /RAS-only 循環，補充電容電荷。行數少於列數可縮短整理時間，這也是 DRAM 矩陣行數較少的原因。
四、封裝與模組演進
- 早期 SRAM/DRAM 採用 DIP（雙列直插）封裝。
- 記憶體模組：SIMM（30/72 腳）→ DIMM（168 腳）→ RIMM（RDRAM）→ 現代 DDR DIMM（240/288 腳）。
- 封裝技術直接影響訊號完整性、頻率與容量擴展。
結語
理解 SRAM 與 DRAM 的底層差異，有助於掌握後續的快頁模式（FPM）、延遲資料輸出（EDO）、同步 DRAM（SDRAM）以及 DDR 系列的演進邏輯。下一篇將深入探討同步介面與時脈同步如何改變記憶體存取範式。
