C++ 內存模型深度解析

理解 C++ 內存模型是編寫正確高性能多線程程式的基石。本文從亂序執行的根源講起，經順序一致性模型，詳細闡述 C++11 引入的 memory_order 六大語義，重點剖析 relaxed、release-acquire、seq_cst 的實際含義與使用場景。

一、為什麼會發生亂序？

程式碼書寫順序 ≠ 實際執行順序，三大來源：

1. 編譯器優化：調換指令順序以提升指令級並行（ILP）。
2. CPU 指令亂序執行：流水線動態調度，亂序退休。
3. 緩存層級與寫緩衝區：寫操作先進 Store Buffer，稍後刷新到 L1/L2/L3，導致其他核心觀測到的順序與程式順序不一致。

單線程語義保證：上述亂序在單線程下不改變可觀測結果（as-if-serial 語義），因此單線程程式無感知。

二、四類亂序模式

三、多線程下的兩大核心問題

1. 原子性缺失：對共享變量的讀修改寫非原子，需用 mutex/lock 保護臨界區。
2. 可見性缺失：一線程寫入，另一線程未必及時看見（緩存一致性協議延遲、Store Buffer），需同步機制保證 Happens-Before 關係。

四、順序一致性模型—— 理想但昂貴

Lamport 定義：所有線程的操作存在某種全局交錬順序，且每個線程內部順序與程式順序一致，所有線程觀測到的全局順序相同。

• 優點：直觀、易推理。
• 缺點：禁止所有亂序優化，性能損失巨大，現代 CPU/編譯器均不預設實現。

五、C++11 內存模型：Data-Race-Free → SC

核心契約：無數據競爭的程式表現為順序一致性。程式員用同步原語（鎖、atomic）標記需同步的操作，編譯器/CPU 僅在這些點禁止違反 SC 的優化，其餘處保留優化自由度。

六、std::memory_order 六大語義

enum memory_order {
    memory_order_relaxed,      // 無同步，僅保證原子性
    memory_order_consume,      // 數據依賴排序（較少用）
    memory_order_acquire,      // 讀屏障
    memory_order_release,      // 寫屏障
    memory_order_acq_rel,      // 讀寫屏障（RMW操作）
    memory_order_seq_cst       // 全局順序一致性（最強）
};

1. relaxed —— 僅保證原子性

• 無任何同步/順序約束，編譯器/CPU 可自由亂序。
• 適用：統計計數器、無關變量的獨立原子讀寫。

2. release-acquire —— 同步配對（核心模式）

• 必須成對使用：線程 A store(..., release)，線程 B load(..., acquire)。
• 語義：A 中 release 之前 的所有寫入，在 B acquire 之後 均可見。
• 隱含屏障效果：
  • release 前的操作不可下沉到 release 之後。
  • acquire 後的操作不可上浮到 acquire 之前。

// Thread A
a.store(3, relaxed);
b.store(4, relaxed);
m.store(5, release);  // 同步點

// Thread B
m.load(acquire);      // 同步點
assert(a.load(relaxed) == 3); // 必須可見
assert(b.load(relaxed) == 4); // 必須可見

3. seq_cst —— 全局單一全序

• 在 release-acquire 基礎上，強制所有 seq_cst 操作形成單一全局順序，所有線程觀測一致。
• 防止「Store-Load」重排導致的經典雙檢查鎖失效等微妙錯誤。
• 預設：atomic 操作不指定語義時默認 seq_cst。

// Thread A          // Thread B
a.store(1, seq_cst);   b.store(1, seq_cst);
// 全局順序要么 A先B 要么 B先A，不可同時觀測到 a=0,b=1 和 a=1,b=0

4. acq_rel —— 針對 RMW（Read-Modify-Write）操作

• 如 fetch_add、compare_exchange_strong 等原子 RMW 指令同時具備 acquire 與 release 語義，並充當全屏障。

七、實戰選型指南

八、總結

• 亂序源於編譯器/CPU/緩存優化，單線程無感，多線程須顯式同步。
• C++11 內存模型以 atomic + memory_order 為核心，提供從 relaxed 到 seq_cst 的漸進式同步強度。
• release-acquire 是高性能同步的甜蜜點：僅在必要點建立序，其餘保留優化空間。
• 預設 seq_cst 最安全但最慢；性能敏感處經驗證後可降級至 release/acquire 或 relaxed。