FPGA VHDL 警告：推測出鎖存器而非觸發器

為何註釋該行警告消失？

該行代碼導致某條信號在組合邏輯中**未被完全賦值**（如只在條件成立時賦值，否則保持原值），綜合器推測鎖存器。註釋後，邏輯路徑變化，可能該信號被其他邏輯完全覆蓋，或直接被優化掉，警告自然消失。**但這不代表問題解決**，僅是掩蓋了症狀。

正確修復方法

1. 確保組合邏輯全覆蓋

-- 錯誤：缺少 else
if (cond = '1') then
    sig_out <= '1';
end if;

-- 正確：補全 else
if (cond = '1') then
    sig_out <= '1';
else
    sig_out <= '0'; -- 或保持預設值
end if;

2. 時序邏輯必須用邊沿觸發

-- 錯誤：電平敏感，易推測鎖存器
process (clk)
begin
    if (clk = '1') then  -- 錯！
        q <= d;
    end if;
end process;

-- 正確：上升沿觸發
process (clk)
begin
    if rising_edge(clk) then
        q <= d;
    end if;
end process;

3. Case 語句加 when others

case sel is
    when "00" => out <= a;
    when "01" => out <= b;
    when others => out <= '0'; -- 必須有
end case;

建議流程

1. **定位警告行**：綜合報告給出具體行號與信號名。
2. **檢查該信號賦值邏輯**：是否存在分支不全、電平敏感判斷。
3. **補全缺失分支或改為邊沿觸發**。
4. **重新綜合**，確認警告消失且時序分析通過。

總結

警告指出**推測出鎖存器**，根因是組合邏輯未完全指定輸出或時序邏輯寫法不當。**註釋代碼只是掩蓋症狀**，必須從邏輯完整性入手修復。優先檢查 if/else、case、時序邏輯邊沿觸發寫法。