以 C 語言實現硬體加速：可配置處理器架構與 FIR 濾波器優化實戰

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背景：為何需要軟體配置的硬體加速？

現代嵌入式、工控、消費性電子裝置需在更短時間處理更多資料。通用處理器靈活但算力有限；DSP 算力強但彈性低。提高時脈功耗成本高。ASIC 績能好但規格變動難因應。FPGA/協處理器架構引入開發複雜度、延遲與雙團隊成本。

軟體配置處理器將可程式邏輯整合於應用處理器管線內，編譯器自動將演算法熱點劃分為硬體（擴充指令）與軟體，單一開發環境、單一團隊即可完成，實現「以軟體方式設計硬體」。

FIR 濾波器基礎與 C 參考實作

差分方程：y(n) = Σ h(t) * x(n-t), t=0..T-1。
直觀架構：每個輸出需 T 次乘累加（MAC）。

void fir(short *X, short *H, short *Y, int N, int T) {
    for (int n = 0; n < N; n++) {
        short *x = X, *h = H;
        int acc = (*x--) * (*h++);
        for (int t = 1; t < T; t++) acc += (*x--) * (*h++);
        *Y++ = acc >> 14;
        X++;
    }
}
// T=64, N=80 約需 27,230 時脈週期

關鍵加速考量因素

匯流排寬度：決定單指令可搬移資料量。Stretch S5 提供 3×128-bit 讀 + 2×128-bit 寫，單指令可讀 384-bit、寫 256-bit。
狀態暫存器：儲存迭代間的中間結果（部分和），避免頻繁搬移資料至主 CPU，節省匯流排頻寬與週期。
資料大小：消除未用位元，充分利用暫存器與匯流排。

並行化階梯式優化

8-MAC 擴充指令（`FIR_MUL`/`FIR_MAC`）

單指令執行 8 次平行 MAC，內部迴圈縮減 8 倍。
使用兩條指令複用可程式資源：FIR_MUL 初始化部分和，FIR_MAC 累加。
理論週期降至 1,941（加速 15×）。

16-MAC 進一步優化

單指令處理 4×4 資料區塊，需 4 係數 + 7 樣本，產出 4 部分和存狀態暫存器。
週期 981（加速 30×）。

32-MAC 極致並行

需 4 係數 + 11 樣本，保存 8 部分和。
理論週期 501（加速 58×）。

迴圈層級優化：軟體流水線與手動展開

// 宏定義 FIR 內核，展開內層迴圈消除分支預測失誤
#define FIR(h1..h8, x1,x2, y1, X) {
    WRGET0I(&h1, 16); WRGET1I(&x1, 16); X++;
    WRGET0I(&h2, 16); WRGET1I(&x2, 16); FIR_MUL(x1, h1, &y1);
    WRGET0I(&h3, 16); WRGET1I(&x1, 16); FIR_MAC(x2, h2, &y1);
    ... // 連續 8 MAC
    WRGET1INIT(ST_DECR, X); FIR_MAC(x2, h8, &y1);
}

// 外層雙緩衝流水線：計算 y2 同時輸出 y1
for (n = 0; n < (N>>1)-1; n++) {
    FIR1(..., &y1, &y2, X); WRPUTI(y1, 2);
    FIR2(..., &y1, &y2, X); WRPUTI(y2, 2);
}