專案背景：歐元兌換器的極限挑戰
新加坡 Columns 公司開發「語音控制歐元兌換器」，目標極具挑戰性：
- 功耗極低：電池壽命 ≥ 1 年
- 成本極低：零售價 ≤ 9 美元
- 多語言、講者相關、高精度 (≥98%) 識別與合成
- 核心 IP 必須可跨產品線複用
採用 Frontier Design A|RT Designer (C-based 高層次綜合工具) 完成 ASIC 開發，展示「C 語言設計流」如何在架構階段實現 50% 矽面積縮減與快速原型驗證。
演算法鏈：計算密集型 DSP 管線
- MFCC (Mel-Frequency Cepstral Coefficients)：FFT → Mel 濾波器組 → log → DCT
- iDCT (Inverse DCT)：倒頻譜轉回頻域特徵
- 連續雜訊電平估計：多重估計/選擇演算法追蹤背景噪聲
- 語音端點偵測：粗/精雙階段判斷語音起止
- DTW (Dynamic Time Warping)：不等長特徵向量序列對齊比對
初期以 浮點 C 模型 開發，於 450 MHz Pentium 上以內部語料庫測試達 99% 辨識率，驗證演算法可行性。
關鍵轉折：浮點 → 定點精確轉換
ASIC 實作無浮點單位，必須轉為定點運算。兩大風險：
| 風險 | 後果 | A|RT Library 對策 |
|---|
| 動態範圍不足 | 溢位繞回 (wrap-around) → 嚴重削波、誤判 | 位真建模 (bit-true modeling)、飽和/繞回模式可選 |
| 精度遺失累積 | 遞迴濾波器誤差發散 → 訊號退化成白雜訊 | 多量化模型 (截斷/捨入/趨零)、精度分析報表 |
A|RT Library 提供 art_fixed<N, I, Q, S, R> 等 C++ 類別，支援任意位寬、整數/小數位分配、溢位語義與量化模式，讓設計者在 C++ 階段即可逐 cycle 驗證定點行為，避免 RTL 階段驚喜。
架構優化流程：C-to-RTL 綜合與空間換時間
- C++ 系統模型：含測試平台、黃金參考、定點精度驗證。
- A|RT Designer 綜合：自動將 C++ 轉為 RTL (Verilog/VHDL)，同時探索：
- 資源共享 (共用乘法器/加法器)
- 流水線深度 (吞吐率 vs 延遲)
- 記憶體架構 (單埠/雙埠 RAM、ROM 查表)
- 運算元位寬微調 (針對各模組獨立最佳化)
- 架構空間探索：工具產生多組 RTL 實作 (面積/速度/功耗帕雷托前緣)，設計者依規格挑選。
- 原型驗證：C 模型可直接編譯在 PC 執行，配合真實麥克風輸入即時測試，縮短「演算法驗證 → 晶片回片」循環。
成果數據
- 矽面積降低 50% (vs 手寫 RTL 基準)
- 開發週期大幅縮短：演算法修改只需調 C++，數小時完成重綜合與驗證。
- IP 複用：核心 DSP 管線封裝為參數化模組，衍生出多款語音控制晶片 (玩具、車載、家電)。
關鍵技術洞見
- C/++ 不只是軟體語言：配合位真類別與 HLS 工具，成為「可執行規格書」與「硬體建構入口」。
- 定點精度分析前置：在演算法階段即引入量化雜訊模型，避免「先寫完再轉定點」的災難性返工。
- 架構探索自動化：人工探索組合爆炸空間不可行；HLS 工具內建啟發式/精確搜尋，釋放設計師專注於演算法創新。
- 驗證左移：C 模型即為黃金參考，RTL 仿真僅需對照 C 輸出，功能驗證效率指數級提升。
現代延伸：從 A|RT 到 Vivado HLS / Catapult / Stratus
今日主流 HLS 工具 (Xilinx Vivado HLS、Mentor Catapult、Cadence Stratus) 繼承相同理念：
- 支援
ap_fixed<>, ac_fixed<> 等定點類別
- 提供指令級平行 (ILP)、任務級平行 (TLP) 自動提取
- 整合正式驗證、功耗估測、時序收斂流程
語音識別已從 DTW/HMM 進化至 DNN/RNN/Transformer，但「C 語言設計流：浮點演算法 → 定點精度分析 → HLS 架構探索 → RTL 實作」的核心方法論不變，仍是邊緣 AI 晶片開發的標準範式。
